在16通道展示器中驗證的經驗型多通道相位雜訊模型

作者：ADI 技術主管Peter Delos 和 首席電氣設計工程師Michael Jones

摘要

本文詳細介紹一種在大型多通道系統中預測相位雜訊的系統方法，並將預測值與在16通道S頻段展示器上測量到的值進行比較。這種分析方法基於一小組測量值，可用於估算相關和不相關的雜訊貢獻。僅依靠少數幾個測量值，就可以預測大範圍條件下的相位雜訊。其觀點是：任何特定設計都需建立自己的系統雜訊分析，而16通道展示器則提供一個特定設計示例作為基礎。本文討論基於16通道展示器的假設和相關限制，包含該假設何時適用，以及何時因為系統複雜性增加需要增加額外的雜訊項。本文主要描述如何在RF系統中進行相位雜訊優化。^1–6 在適當情況下，提供描述本分析中使用的基本原理的參考資料。

簡介

相位雜訊是衡量所有RF系統設計的一個重要的性能指標。在相位陣列這類大型多通道RF系統中，通道之間彼此關聯，其目標之一就是利用分散式接收器和發射器的關聯組合，從陣列層級改善動態範圍。要達成此目標，面臨著一項系統工程挑戰：分解出系統中相關和不相關的雜訊項。本文展示一種能估算16通道RF展示器的相位雜訊的系統方法，以協助系統工程師開發出一種能評估大型系統的雜訊性能的分析方法。

相位陣列內的訊號都包含在通道上不相關的雜訊項和在通道上相關的雜訊項。分散式組件的附加雜訊就是不相關的。但是，分散式元件共用的訊號會產生相關的雜訊成分。挑戰在於：如何快速識別架構中的相關雜訊項。共通或共用的內容都會在通道中引發相關雜訊。示例包括共用LO、時脈或電源。隨著系統複雜性增加，解決這些雜訊項會變得很困難。所以，如果能使用直覺方法從雜訊角度重新繪製架構，並且快速識別相關雜訊貢獻項，將對建構下一代系統的系統設計人員大有助益。

在本文中，我們透過16通道S頻段系統來展示方法，證明僅使用幾個經驗測量值，就可以較為準確地預測其他多種通道組合下的相位雜訊。對於這種經驗模型，關鍵的一點是需要一些實際測量值。要從元件模擬直接進入大型多通道相位雜訊估算（且具有不錯的精度）並不容易。但是，僅使用幾個測量值，就能擷取出相關和不相關的雜訊項，使得多通道估算值較為準確。我們的測量將預估值（1 dB以內）和16通道S頻段展示器的測量值進行匹配。

相關和不相關雜訊求和的背景

在自由空間或RF訊號處理組合訊號時，每個訊號增加的雜訊為

其中c表示相關係數，範圍為–1至+1。如果c = –1，雜訊被消除；如果c = 0，雜訊不相關；如果c = 1，雜訊完全相關。

假設校準用於一致合併主訊號，主訊號將以20logN水準增加，其中N是通道數。

• 如果雜訊項不相關(c = 0)，雜訊會以10logN增加。訊號位準以20logN速率增加（比雜訊速率大10logN），SNR會隨之改善10logN。
• 如果雜訊項相關(c = 1)，雜訊和訊號一樣，也以20logN的速率增加，所以SNR不會改善。對於分散式系統來說，這並不是理想的結果。
• 在雜訊抵消電路中，會產生負相關係數。記下此案例，是為了補證公式1，但不加以詳述。

事實上，大型分散式系統包含在通道中部分相關的雜訊成分。所以，需要開發一種實用且直覺的系統級雜訊模型的方法。

16通道展示器

為了在多通道環境中評估最新的高速資料轉換器，16通道直接S頻段射頻採樣平台被開發出來。該平台包含4個AD9081 MxFE^®（混合訊號前端）晶片。每個 AD9081 晶片包含4個RF DAC和4個RF ADC，提供總共16個發射和16個接收通道。

16通道評估平台 因為具有4個MxFE 晶片，所以命名為Quad-MxFE。總體框圖和板圖片分別如圖1和圖2所示。

多通道相位雜訊模型

圖1所示的16通道開發平台框圖顯示了其功能範圍。從圖中可以看出，開始時並不清楚如何查看相關和不相關雜訊元件導致的雜訊部分。需要提供一種方法，從雜訊的角度考慮系統架構。可以透過一份草圖，指出所有通道都存在的雜訊項、至於某些通道組相關的雜訊項，以及與通道完全無關的雜訊項。圖3是對16通道開發平台的圖解，將雜訊項分為三類。

• 時脈雜訊：Quad-MxFE提供適用於多種時脈配置的選項。關於使用的特定配置，需要在相位雜訊模型中進行說明。我們的測試跨所有通道使用1個通用低相位雜訊時脈，或者使用4個獨立的分散式 ADF4371 鎖相迴路(PLL)頻率合成器來作為4個MxFE各自的時脈輸入。對於單一通用時脈，此雜訊與所有16個組合通道相關。對於使用4個ADF4371 PLL（1個MxFE 1個）的情況，PLL雜訊與每個MxFE相關，但跨MxFE無關，而基準電壓源雜訊則跨所有通道相關。
  
  
  • Peter Delos名為 「具有分散式鎖相迴路的相位陣列的系統級LO相位雜訊模型」 的文章總結了處理分散式鎖相迴路的分析方法。這份參考資料所用的分析方法說明了基準頻率、分散式系統和PLL電路的雜訊分量，並說明了PLL迴路頻寬造成的影響。
• 每個MxFE導致的相關雜訊：這是來自MxFE，與MxFE中的每個通道相關的雜訊。在此分析中，每個MxFE的相關雜訊包括每個晶片中常見的附加雜訊，以及晶片內部各通道中常見的電源效應。
• 每個通道的不相關雜訊：這是來自不同通道的雜訊差異。包括DAC核心和所有放大器附加相位雜訊。在公式2中，此項被標註為TXNoise。

根據所述的相位雜訊的貢獻份量，可以如下所示計算相位雜訊總和。

接下來，會提供一些額外的細節，介紹如何簡化此模型，以適用於此測試台。

• 電源效應：在低相位雜訊設計中，電源相位雜訊是一個需要重點考慮的因素。有關可用於解決電源雜訊問題的方法，請參閱文章 「電源調變比揭秘：PSMR和PSRR有何區別」 和 「改善的DAC相位雜訊測量支援超低相位雜訊DDS應用。」 在本文的分析中，電源效應被視為公式2中擷取的雜訊項的子項。如果電源雜訊是IC中的相位雜訊的主要來源，且遍佈在所有通道中，則需要像本文之前使用的每個MxFE導致的相關雜訊一樣，將此效應當做相關項進行說明。
• 基準振盪器雜訊：在大型系統中，基準振盪器雜訊貢獻分量需要按文章「具有分散式鎖相迴路的相位陣列的系統級LO相位雜訊模型」中所述的一樣進行分配。這個測試台使用極低的相位雜訊基準電壓源，產生的雜訊分量比其他分量低得多，所以未在雜訊總和公式中特別指出。

透過測量來驗證模型

在公式2介紹了組合相位雜訊模型之後，下一個問題是「如何得到公式中使用的雜訊貢獻分量值？」在使用Quad-MxFE測試台時，可使用測量值來擷取所需的資訊：

• 時脈源的絕對相位雜訊
• 不同MxFE通道的附加相位雜訊
• 同一個MxFE通道的附加相位雜訊

測試設定和測量值如圖4所示。圖4(b)和圖4(c)提供去除了共用時脈源的附加雜訊測量。測量單一MxFE中的附加相位雜訊時，也會去除MxFE中跨通道的相關雜訊。但是，在測量跨MxFE的附加相位雜訊時，測量值中會包含MxFE中的相關雜訊。

最後一步是將測量資料更改為公式2中使用的三個項，如下所示：

1. 時脈雜訊 = 時脈相位雜訊測量值（圖4(a)）+ 20log (F_OUT/FCLOCK)
2. 每個MxFE導致的相關雜訊 = 跨MxFE的附加相位雜訊（圖4(b)）– 通用MxFE的附加相位雜訊（圖4(c)）。注意，進行此計算時，需要先轉化為線性功率，然後減去，之後重新轉化為dB，得出10log（10^（跨MxFE的附加相位雜訊/10）– 10^（通用MxFE的附加相位雜訊/10））
3. TxNoise = 通用MxFE的附加相位雜訊（圖4(c)）。

關於附加相位雜訊測量的附加備註：我們發現，使用此硬體時，上述項2和3的雜訊項也隨頻率擴展。轉化為其他頻率時，還額外需要20log(F_OUT/F_MEAS)。並非所有硬體都是如此，每項設計需要單獨評估此項。

測量案例1：通用低相位雜訊時脈

執行此測量時，在整個16通道展示器中使用一個低雜訊12 GHz時脈。時脈源為SMA100B，如圖1所示被注入到外部時脈注入節點中。所示的條件適用於3.2 GHz發射輸出頻率。

從圖5(b)可以看出，跨MxFE的相關雜訊是最主要的貢獻分量。在系統中增加MxFE後，這種雜訊貢獻分量會增大，之後受通用時脈源限制。根據每種貢獻分量的曲線形狀，僅在曲線上增加幾個點不足以得出準確的預測，所以我們發現最好是直接在公式2中使用圖5(b)中的資料。然後，進行一系列計算來驗證該模型。從圖6至圖8可以看出，該模型提供的預測值準確度非常高。

一些關於測量值和預測值的觀察值得注意。在許多情況下，預測值幾乎與測量值完全一樣。在某些情況下，測量值略低於預測值。我們承認這一點，但無法提供準確描述。圖8左側的圖提供了一個潛在的指示器。當放大這些圖時，我們發現預測值與兩個測量示例匹配，但測量案例的值稍高一點。可能是因為在AD9081 晶片中，每個MxFE導致的相關雜訊不完全相同，導致出現一些差異。第5節中描述的一些簡化假設可能也是導致出現差異的原因。在這些示例中，預測都相當準確，我們認為這種方法對這種設計是有效的。

測量案例2：每個MxFE的分散式PLL

在本測量中，4個MxFE每個使用一個單獨的ADF4371，如圖1所示。ADF4371鎖定使用低相位雜訊500 MHz的基準電壓源，設定提供12 GHz輸出。圖9顯示用於驗證模型的測量值和雜訊貢獻分量。

在本示例中，PLL是主要的雜訊源，MxFE貢獻的雜訊分量遠低於時脈雜訊。如圖10所示，根據分散式系統使用的PLL的數量，組合雜訊相應改善。

結論

本文提供了準確地預測組合通道中的相位雜訊的經驗模型的實例。使用此方法的前提是：首先從雜訊源的角度查看該系統，並重新繪製框圖，以便查看相關項和不相關的項目。

我們還著重突顯「經驗」一詞，這表示建議方法是透過觀察或經驗進行驗證，而不是根據理論或純邏輯進行驗證。對於相位雜訊示例，提出的觀點是要評估區域和貢獻分量，需要使用一些測量值和觀察結果。瞭解上述這些之後，即可系統性地計算系統雜訊。

本文使用的資料和公式在一定程度上只適用於該硬體，基於之前描述的觀察結果。但是，這種方法可用於任何多通道系統。更通用的框圖如圖11所示。先介紹系統基準振盪器，然後根據通道級硬體繪製時脈和LO分佈，可以更直覺查看大型系統中的雜訊貢獻源。

參考電路

¹ Peter Delos。 「具有分散式鎖相迴路的相位陣列的系統級LO相位雜訊模型」 。ADI，2018年11月。

² Peter Delos和Mike Jones。 「使用市售收發器的數位陣列：雜訊、 雜散和線性測量」。 IEEE相位陣列大會，2019年10月。

³ Peter Delos。 「電源調變比揭秘：PSMR與PSRR有何不同？」 ADI，2019年3月。

⁴ Peter Delos和Jarrett Liner。 「改善的DAC相位雜訊測量支援超低 相位雜訊DDS應用」 。類比對話，第51卷第3期，2017年8月。