高精度SAR類比數位轉換器對於抗混疊濾波的考量

撰文Patrik Butler

介紹

在現今物聯網與雲端融入生活,並佔據產業媒體版面的時代,其發展的動力仍侷限於舊型式的電子元件,並採用最現代的技術以及最佳化設計等手段加以改良。其中一個例子,就是類比至數位轉換器,相關元件目前已可達到32位元的解析度,運作速度則可超過每秒1百萬次取樣(MSPS),這已經完全超越了傳統各種量測指標的極限。

這些高精度轉換器具備超過16位元解析度的能力,可顯示各種靜態與動態特徵,其應用版圖更一路拓展到了各種程序控制應用、可編程控制器、大型電動馬達控制、以及電力輸送與配電等領域,另外,其同樣也涵蓋了像是儀錶與與大型通用擷取系統(包括測試與設備驗證)、或專業系統(醫療應用與光譜設備的數位成像)這一類獨占性更高的領域。

目前有許多ADC的架構除了在精準度上一較高下之外,還會根據自身的需求,針對類比至數位轉換的各種原則做選擇,像是連續近似暫存器(SAR) 以及 Σ-Δ三角積分,兩者分別可支援24位元解析度與幾MSPS的取樣率,以及32位元解析度和數百kSPS的取樣率。因應這個等級的解析度與精準度,這些轉換器具備了相當實用的性能,可輕鬆超越100 dBFS (全標度)的神奇障礙,用戶在設計將訊號轉成數位格式的類比調節電路,以及相關的抗混疊濾波器時,則會面臨挑戰。取樣率以及濾波技巧在過去二十年有顯著的演進,發展至今,業界已能結合類比與數位兩種濾波器,在效能與複雜性之間取得比較理想的平衡點。

圖1. 典型的量測訊號鏈
圖1. 典型的量測訊號鏈

圖1顯示這種切分資料擷取系統的典型例子。在調節過差動與非差動訊號(放大、縮放、適應、以及電位轉換等),後者會先濾波後再進行數位化,以滿足奈斯奎特判據(Nyquist criterion)。根據ADC的超取樣率,可以額外加用數位濾波元件,以符合擷取系統的規格要求。

先前提及應用中有許多都採用尖端高解析度ADC,以因應超寬輸入動態範圍方面日減升高的要求。在提高動態範圍下,系統效能也會隨著增加,使得類比調節鏈緊緻化,藉以降低壅塞與耗電,甚至能節省物料成本。

超取樣(Oversampling)與其相關優點

在超高速高解析度類比至數位編解碼器問市之前,業界都是在調節鏈層面解決動態問題,採用的是高速可編程增益放大器,其速度甚至快過比較器,再搭配或另外選用多個ADC並聯,最後再配置適合的數位處理機制,對高強度訊號進行數位化,以及分辨接近雜訊的小波幅訊號。在這些現已棄用的老舊架構中,上述的設計產生的結果就是許多複雜電路,不僅難以研發,而且包括線性度、頻寬、以及取樣頻率都會受到限制。現今的替代方案是運用超取樣技巧,發揮現代化且更廉價ADC所提供的高取樣率優勢。以高於奈斯奎特定理最低值的FSE 頻率所取得的訊號樣本,其不僅能全程進行增益處理,還可以提高編碼器的訊號雜訊比,進而提高有效位元的數量。量化雜訊與熱雜訊會融入(assimilated)到均勻散佈在整個奈斯奎特頻帶的白雜訊中。經過超取樣後,以最低要求取樣率、或者2倍的取樣頻寬(BW)來進行濾波器與操作,藉此將能限制有用頻帶,每縮減一次倍頻帶(octave of band),雜訊能量就能縮減3 dB,如圖2所示。也就是說,4倍超取樣理論上能讓訊號雜訊比提高6 dB,也就是額外增加1 bit,請參考以下公式1所示:

 

Equation 1

 

總結來說,超取樣有兩項優點,一是改進訊號雜訊比,以及緩解在ADC之前設置類比式抗混疊濾波的需求。

图2. 通过添加数字抽取滤波器比较频谱噪声密度
圖2. 藉由增加一個數位降頻濾波器來比較頻譜雜訊密度

抗混疊濾波器: 分割的難題

最理想的狀況,是搭配ADC的濾波器,尤其是要解決頻譜混疊問題的濾波器時,則必須有適合的振幅響應(amplitude response),以及最平坦的頻寬來對應其精準度,再加上適合其動態範圍的頻帶外衰減。通常過渡頻帶的斜率應該是越陡越好。因此這些低通抗混疊濾波器必須擁有相關特性,方能讓它們能消除各種寄生像(parasitic image)、雜訊、以及其他寄生訊號(spurious tones)。根據應用的不同,相位響應應該有大幅度的衰減,任何過度的相移則應加以補償。許多建議雖屬基本作為,但實際上卻難以實行,因為其必須面臨24或32 bit 轉換器在數LSB就出現一個積分非線性誤差,以及其他類似靜態與動態參數方面的問題。

先前所提到的超取樣,其重要性則更勝於以往,因為它不僅擁有訊噪比方面的優勢,在類比抗混疊濾波器與其截止頻率方面,其規格也比較寬鬆。如圖3所示,超取樣將過渡頻帶分散在截止頻率-3dB以及阻帶開頭之間。

圖3. 超取樣將傳輸頻帶分散在截止頻率–3 dB以及摒除頻段的開頭之間
圖3. 超取樣將傳輸頻帶分散在截止頻率–3 dB以及摒除頻段的開頭之間

現有技術為高精度SAR ADC提供的轉換率,在近幾年大幅提高,在18 位元解析度方面已從1 MSPS提高到15 MSPS。相較之下,解析度相近的寬頻 Σ-Δ ADC,其轉換率遠遠落後幾乎一個數量級,而且除了有嚴重的延遲問題,對於像是資料擷取系統、或是其他量測儀器而言,其通帶(pass band)上的漣波則有過高的問題。後者會嚴重影響整體量測精準度,而這些都和靜態(dc直流)與動態(ac交流)參數有關聯,因此這些系統內的轉換器與伴隨的類比調節電路必須擁有頂級的規格。

這些包括各種不常見的屬性,像是偏移(offset)、增益以及相應的漂移誤差、積分非線性(INL)與差動(差動非線性DNL)誤差,另外還包括訊號雜訊比(SNR)、諧波失真、以及寄生試圖(無雜散動態範圍)。在這些參數的一部分中,以及瞬變響應和類比輸入過載方面,SAR ADC均擁有一項顯著的競爭優勢(INL),另外其零延遲的特性,保證在多工輸入系統中可順暢運作,或是在單觸發(one shot)模式中啟動擷取作業。

相反的,除了LTC2512LTC2500-32之外,大多數SAR DAC並沒有內建數位濾波器,因此其運作並不會受到數位低通濾波的妨礙與限制,導致廠商經常在包括運算精度、帶通漣波、衰減帶阻、傳輸時間、以及功耗等因素之間做取捨。大多數情況下,使用者無法控制這些三角積分(Σ-Δ)轉換器的內部濾波器係數值,因此必須將就湊合。

LTC2378-20: 首款問市的20位元 SAR ADC

目前業界正持續上演著效能的競賽,在2014年,當時的Linear Technology (現已納入Analog Devices旗下) 超越競爭對手,為客戶推出首款擁有20位元解析度的循續漸近式ADC,而且是線性元件。LTC2378-20是一款卓越的轉換器,其MSPS性能領先了所有其他表現最佳的競爭對手。

這款元件曾經與AD4020既敵亦友的LTC2378這款Analog Devices旗下第一顆20位元SAR ADC,能對10伏特正線對正線(p-p)差動訊號以1.8 MSPS的速率進行數位化。它結合低雜訊與低功耗的特色,以及LTC2378的所有功能 : 包括動態壓縮、箝制電路、電荷傳遞補償,允許使用各種低功耗高精度放大器 (high-Z mode)等。採用1.8伏特供電,在1.8 MSPS速率下功耗僅15 mW。其350奈秒的記錄轉換時間,能留下一些餘裕可用來延長擷取時間或讀取資料。它能裝入10針腳MSOP或10針腳QFN封裝,和AD40xx 系列元件的其他16至18位元元件共用相同規格。它的規格與運作,能支援攝氏零下40度至攝氏125度的溫度範圍。

憑藉著1 MSPS與1.8 MSPS的取樣率,LTC2378-20與AD4020為超取樣提供無窮的可能性,尤其是音頻頻帶與其他領域。對於這些應用的支援,客製化降頻濾波器必須建置成外部FPGA或DSP。如先前所述,如有必要,可繞過後者藉以將延遲降至最低。考量在kHz至25 kHz頻帶採用這樣的初級取樣率,對應的超取樣比率約為16或32,處理增益為12 dB至18dB,伴隨的效益包括簡化抗混疊的低通濾波器功能,其運作符合奈斯奎特定理。

ADC 至DSP 的鏈路: 全部屬於串列

最近幾年,半導體產業與設計業者正努力於降低元件尺寸,導致針腳與調節線路,包括所有數位輸入與輸出全部採用串列規格,並要求透過SPI匯流排與同步串列埠進行連結。本文探討的轉換器也利用其串列介面擷取樣本以及控制ADC的各種功能選項。這些串列介面本身的規格是相容於SPI或搭配DSP串列埠的,但實際上卻很少能辦到。在最好的狀況下,它們隱藏移位暫存器,這個暫存器設定時脈訊號的時序,系統會根據該訊號從元件擷取資料,或在設定時注入資料。和所有這類SAR ADC相同,TC2378-20 與AD4020對於串列時脈(SCK)也有頻率要求,藉以在額定取樣率下回復每個20位元的資料。由於資料讀取階段嚴格受限於擷取時間範圍內,大約為300奈秒,因此外部存取的數位活動在轉換期間必須完全靜止,必須有超過60 MHz的時脈頻率,才能在配置的時間內回復取樣到的位元資料,以及配合1 MSPS的取樣率。這對控制器介面形成嚴格的限制,這類控制器負責從ADC收集資料,兩者都用來產生這樣的時脈頻率,但同時也必須符合接收器的時間規範。LTC2378-20要求最低SCK訊號頻率必須達到64 MHz,意謂無法透過任何通用型微控制器或大多數採用最高頻率僅50 MHz的同步串列埠(SPORT)進行連結,少數的例外僅包括Blackfin® 系列的幾款成員,像是ADSP-BF533 或ADSP-BF561這些能達到90 Mbps的元件。因此,有人會考慮採用大型CPLD或FPGA搭配低抖動時脈產生器電路。配合SAR ADC串列輸出的大多數數位介面,大多共用部分相同的時序以及邏輯訊號模式,如圖4所示。在SDI組態輸入方面,除了層疊模式,它最吸引人的特點就是大幅降低的頻率。就ADC取樣週期而言,等同於全週期時間為:

 

Equation 2

 

因此定義最高採樣頻率,包含:

 

Equation 3

 

本身受到輸出資料讀取率所調節,公式如下:

Equation 4

 

图4. AD4020的时序图
圖4. AD4020的時序圖

幸運的是,AD4020憑藉著僅325奈秒的極短轉換時間,以及1 MSPS的取樣率,能達到675奈秒的擷取時間,以及低於33 MHz的串列資料讀取頻率,而這樣的頻率便足以媲美DSP同步串列埠,像是SHARC® ADSP-21479,而且功耗非常低。

超低功耗多通道擷取系統

除了考量能源消耗、精準度、以及彈性選擇運作模式外,基於各種商業理由,在這方面是無法考慮採用FPGA類型解決方案的。只有DSP浮點運算處理器有能力處理這些20位元ADC串列輸出的訊號,以及實現最佳化的降頻濾波器。

目前已有許多資料擷取系統能同時透過大量的通道進行取樣。這也衍生出許多ADC以同步模式運作,以及透過相同控制器進行管理,並且將蒐集到的資料儲存在記憶體中,以供後續分析之用。

一部系統中採用SAR ADC,搭配SHARC ADSP-21479的相關功能,或選用 ADSP-21469ADSP-21489 超頻至450 MHz的版本等元件,不僅是理想中的規劃,實際上,其還能提供優異的效能、開發時間、功耗、以及緊緻度。這些處理器擁有所有必須的功能與週邊元件,用來支援8個類比轉數位的數位化通道,從同步串列介面連結到不同時脈訊號的產生器,以及觸發轉換作業。在所有SHARC處理器中,ADSP-21479是唯一採用低漏電65奈米CMOS製程的32/40位元浮點運算DSP,擁有大幅降低的漏電或靜態電流的優點,而且接面溫度的演進幾乎是呈現著指數性的提升。另外和頻率以及處理器與其週邊元件的活動呈函數關係的動態電流,也低於採用標準、或者高速CMOS製程所生產的晶片。而另一方面,CPU最高頻率比傳統版本降低約30%至40%,但仍足以滿足這類應用的需求。

ADSP-21479 擁有許多週邊元件,其中包括名為串列輸入埠或SIP的特殊模塊,它能同時從8個外部串列埠接收串流資料,這些埠根據時脈以及同步訊號同時傳送資料。事實上,它還能直接連結8個類似AD4020的ADC,直接透過這個介面連到處理器。如圖5所示,8個通道各自有自己的IDP_SCK 時脈、IDP_FS 同步化、以及IDP_DAT輸入訊號,連同自己的資料,自動多工傳送到一個32位元8字元組(word)的FIFO記憶體,然後再傳送到SHARC內部RAM,在這過程中,互通一個64位元DMA封包或CPU執行的讀取作業進行傳送。在DMA傳輸作業中,SIP是由一個雙變址(double-indexed)DMA通道以自動乒乓交替(ping-pong)的模式輸送資料。此外,ADSP-21479配置4倍精度時脈產生器(以達到低抖動)或PCG,能從內部或外部來源(TCXO)產生獨立的時脈對以及同步訊號。這些刺激源(stimuli)的頻率、週期、脈衝寬度、以及相位都是由可程式化20位元內部除法器取得。每個PCG產生單元提供一對CLK/FS訊號,該訊號提供給一對AD4020轉換器共同,但在轉換階段時脈必須靜止,邏輯閘在這個階段會結合IDP_FS 與IDP_SCK訊號,然後產生SCK時脈。圖5時序圖顯示經過tconv 的轉換時間後,必須盡快讀取20位元的電流樣本,亦即以33.3MHz的速率維持1 MSPS取樣頻率的神奇障礙。大約經過600奈秒之後,資料會傳送到其中一個SIP緩衝區,此時就可利用IDP_FS或CNV訊號在AD4020觸發一次新的轉換週期。後者擁有最大325奈秒的轉換時間,配合CNV訊號的脈衝寬度,亦即12個IDP_SCK時脈週期或360奈秒。總結來說,如圖5的時序圖所示,需要32個IDP_SCK訊號週期或一同960奈秒,才能完成一次完整的掃瞄週期,因此最高取樣率為1.040 MSPS。

Figure 5
圖5. 8個20位元 1MSPS SAR ADC連至SHARC DSP,使用還原序列化(deserialization)以及DMA傳輸器連到DSP的內部RAM

類似的狀況,ADC LTC2378-20也能對應ADSP-21489,因為它能在像50 MHz這類更高週邊時脈頻率下運作,且取樣率達到900 kSPS,如表1所示。不幸的是,靜態電源電流(Iddint),或後者的漏電則遠遠高於動態電流,而這對這種組態下的整體功耗而言是無法接受的,因為其已超過可用的供電瓦數。

降頻濾波

假設在超取樣模式中使用這些轉換器,那麼就有必要針對相關頻帶以及效能需求量身設計一個降頻濾波器,藉以降低DSP在所需運算力以及功耗產生的影響。目前改變取樣率的程序已成為一種標準數位訊號處理作業,而這些程序會利用內插器以及數位降頻器來執行。基於相位響應的線性度,低通降頻濾波器採用的是一個有限脈衝響應(FIR)的拓撲,其另外也能根據要求的效率程度來採用不同的拓撲:

  • 直接或最佳化的降頻FIR濾波器
  • 層疊式多速率FIR 濾波器 (1/2 頻帶)
  • 多相FIR濾波器

不論是FIR或IIR類型的多相濾波器,都是降頻或內插濾波器中最具有效率的建置形式。然而,數位處理正規的作法,都會要求先濾波器然後再降頻。在這一個前提之下,一般會選用一個 1/M 降頻濾波器,其內含一個低通濾波器,之後再接著一個取樣頻率降低階段(如圖6a)。此時,訊號會先行濾波以避免頻譜重疊,之後再以M-1的速率定期取樣。之後,直接建置這些傳統FIR或其他結構的降頻濾波器或的作法,等於是浪費資源,因為數十甚至數百個加乘器(MAC)會產生許多拒絕樣本(rejected samples)。使用多相濾波器可分解成多組濾波器,或針對降頻設置的濾波器,根據如圖6b所示的某些個體構成多個高效率濾波器。

圖6a 與6b. 傳統降頻濾波器與一個使用多相位的降頻濾波器
圖6a 與6b. 傳統降頻濾波器與一個使用多相位的降頻濾波器

考量SIMD架構以及FIR濾波專屬的硬體加速器,以及針對數位訊號處理進行最佳化的指令集,所量身打造出的SHARC ADSP-21479特別適合建置這些類型的濾波器。每個SHARC處理元素都擁有32/40位元加乘器,能以266 MHz的CPU時脈為固點數或浮點數運算提供每秒533 MAC的處理速度。然而,有些面臨嚴重延遲(房間等化或各種音場效果)的應用,則是有必須提高運算力,以便騰出核心資源來處理繁重與持續性的乘法運算,例如FIR、IIR、或FFT濾波,而這些工作,都是由專屬硬體加速器來負責執行的,因此,使用者將能擁有完整的自由度來利用CPU處理更加複雜的演算法,這類演算需要動用整個指令集的資源。針對FIR濾波的加速器則擁有自己的本地記憶體,以用來儲存資料與係數,而它們擁有以下特性:

  • 支援IEEE-754固點數或浮點數32位元演算格式
  • 擁有4個同步運作的加乘單元
  • 能在單速或多速率處理模式下運作(整數倍降取樣率或內插)
  • 能支援最多32個有限脈衝響應濾波器,一次簡單的迭代就能處理1024個係數

ADSP-21479的加速器採用系統時脈或PCLK週邊元件的頻率,等於CPU本身CCLK時脈頻率的一半; 也就是133 MHz。因此整體運算力為每秒533 MAC。加速器並不會呼叫其他單元去執行指令; 它的運作是根據特定暫存器的組態,而且只會依賴DMA傳輸器在內部與/或外部記憶體之間移動資料。

很明顯的可以觀察出,這個加速器會以最佳化模式執行多速率濾波器(內插或降頻)。經由簡單降頻濾波器僅為M輸入訊號提供一個輸出結果,因此輸出率為1/M次,低於輸入速率。多相濾波器組的精密結構方面,這類建置由於需要許多記憶體指標(pointer)其建置工作往往極為複雜,若沒有這類濾波器,建置這樣的最佳化FIR濾波器便會利用M-1樣本的輸出,以避免執行這些計算,而且只有這些資料計算能產生有用的樣本。這不僅能消除資源的浪費,還能讓作業數量減少M-1倍 – 在目前的例子中則為15 –這進而省下了可觀的CPU週期。然而,面對這樣的降頻比,以及短暫的運算窗口,加速器的效率仍比不上擁有兩個運算單元的核心,而且其會受到其DMA通道的影響,這些通道在從一個濾波器轉至另一個濾波器時就已經重新程式化。由於是由單一計算單元在SISD模式下建置,因此這類濾波器在CCLK週期的成本其計算公式為:

 

Equation 5

 

N是濾波器的係數,M則是降頻比

為一次迭代建置這樣的降頻濾波器,對於FIR濾波器而言約需要150個週期(來源到組譯器21k),對應到頻帶(0 kHz到24 kHz)的± 0.00001 dB漣波規格,以及62,500 SPS取樣率的–130 dB頻外衰減。這個濾波器的響應擁有97個係數(以32位元浮點IEEE-754格式進行量化),如圖7所示,使用MATLAB® Filter Designer程式。在每個連到SIP或ADC的運行通道上,以這個取樣頻率的速率在DMA中斷時重複執行上述程序。

圖7. 降頻濾波器的濾波器響應.
圖7. 降頻濾波器的濾波器響應.

在即時與DSP負載方面,濾波作業會以62.5 kSPS的頻率重複執行,總共會重複9,375,053個CCLK週期,大約比8個ADC轉換通道高出8倍,因為系統會根據每個濾波器儲存在SHARC資料位址產生器的記憶體指標值進行儲存與回存作業。換算後等於SHARC DSP在SISD模式以及有半數在SIMD模式下每秒執行8000萬次週期或80 MIPS,兩個處理元件會同時運行。這8個降頻FIR濾波器在運行時,在上述的模式下,在266 MHz時脈為ADSP-21479元件中分別會佔用30%與15%的週期時間。

最後要探討的是功耗

轉換器的能源消耗很容易估算且與其規格相差不遠,但處理器方面就比較難推估,原因是輸入功耗公式的參數數量,以及受到包括即時以及運作模式等因素影響而產生大幅度的變動。不必深入詳閱,讀者就能輕易在技術指南中發現ADSP-214xx 以及特別是ADSP-21479處理器各種組態版本的功耗估計值,這裡面考量到了功能模塊的活動、靜態電流的介面溫度、電源電壓值、使用輸入-輸出針腳的數量、可變外部頻率、以及電容負載等因素。能源消耗對應到這類降頻濾波器應用中DSP的活動,反映出圖5所示的功能,其中包括ZSP到多種DSP與ADC的組合。

這些衍生的DSP版本擁有4或8個ADC,是根據其執行功能的能力、輸入/輸出的數量、處理器的運算力、以及ADC整體效能等因素所進行打造的。由於具備極低的靜態電流,因此該款建構在ADSP-21479以及8個SAR ADC基礎之上的解決方案不僅是其中一種最省電的方案,同時還提供完備的濾波演算法以及其他數位功能,並且擁有卓越的整體效能。

這個多通道資料擷取系統(DAQ)例子亦展現應付數位處理作業並不一定要使用FPGA,反而是浮點運算DSP更適合搭配高精度SAR ADC,尤其是不必太關心功耗的應用。


表1. 不同SAR ADC本身以及與DSP的比較
參數 AD4020 + ADSP-21479 LTC2378 + ADSP-21489 AD4020 + ADSP-BF532 LTC2378 + ADSP-BF532 LTC2512 -24 LTC2500 -32 AD7768 -8
轉換A/N SAR SAR SAR SAR SAR SAR WB-Σ-Δ
解析度 20 20 20 20 24 32 24
超取樣 支援 支援 支援 支援 支援 支援 支援
頻內漣波(dB) ±0.00001 ±0.00001 ±0.00001 ±0.00001 ±0.001 ±0.001 ±0.003
阻頻衰減 (dB) <–130 <–130 <–120 <–120 <–65  <–65  –110 
降頻濾波器 Opt. FIR Opt. FIR Opt. FIR Opt. FIR FIR FIR FIR
取樣頻率(MSPS) 1 0.91 1.8 1 1.0 1 4
主要 ADC             (Mod)
降頻比(Decimation M) 16 16 32 16 16 16 64
降頻後頻率 (kSPS) 62.5 62.5 62.5 62.5 62.5 62.5 62.5
3 kJz (dBFS)的訊噪比 112 116 115 116 114 116 111
2 kHz (dBc)的SFDR 122 128 122 128 120 128 128
數位濾波器旁通 支援 支援 支援 支援 支援 支援 不支援
頻率SCK/SDO (MHz) 33.3 50 61.5 64.1      
ADC 耗能 (mW) 10.8 24.8 15 24.8 32 30  
DSP 耗能(mW) 185 832 70 75      
通道數量 8 8 4 4 1 1 8
總耗能 (Tj = 55°C的額定值) (mW) 272 1030 130 175     320 (中位數)
每個通道的耗能 (mW) 34 129 33 43 32 30 40



Patrick Butler[patrick.butler@analog.com] 是ADI公司南歐業務組織的現場應用工程師,為法國全球市場和ADEF客戶提供支援。 從1984年開始,於ADI工作了30多年,以支援DSP構建模塊IC以及高速轉換器。 之前曾在法國St-Etienne的斯倫貝謝ATE部門設計工程師五年之久,之後在Nantes的Matra-MHS、AMD和Harris SC-Intersil擔任過數個應用工程師和FAE職位。 現在,他的主要興趣是收集老式聲音零組件,在他的兩位兒子的幫助下建立主動、高效的喇叭揚聲器系統。