回路の説明

回路機能とその利点

図1に示す回路は、超高ダイナミック・レンジ差動アンプ・ドライバADL5565と11ビット、200 MSPSの4ch IFレシーバAD6657Aをベースにした信号帯域幅65 MHzのレシーバ・フロントエンドです。

4次バターワース・アンチエイリアス・フィルタは、アンプとIFレシーバの特性およびインターフェース条件に基づいて最適化されています。フィルタ回路やその他の抵抗成分による合計挿入損失は、わずか2.0 dBです。回路全体の信号帯域幅は65 MHzであり、ローパス・フィルタは1 dB帯域幅が190 MHz、3 dB帯域幅が210 MHzの性能を持っています。パスバンド平坦性は1 dBです。

この回路は、140 MHzを中心とする信号帯域幅65 MHzのIF信号を184.32 MSPSのサンプリング・レートで処理するように最適化されています。140 MHzのアナログ入力で65 MHzの信号帯域幅で測定されたS/N比とSFDRは、それぞれ70.1 dBFSと80.9 dBcです。

回路の説明

図1 に示す回路は、シングルエンド入力信号を、広帯域（3 GHz）1:1トランスM/A-COM ECT1-1-13Mを使用して、差動信号に変換しています。6.0 GHzの差動アンプ ADL5565 の差動入力インピーダンスは、6 dBのゲインで動作するときに200 Ω、12 dBのゲインで動作するときに100 Ω、15.5 dBのゲインで動作するときに67 Ωです。

ADL5565はAD6657Aに最適なドライバであり、ローパス・フィルタを経由しADCへ入力するまで完全な差動構成になっているため、2次歪み積を最小限に抑えられるだけでなく、優れた高周波同相ノイズ除去性能も得られます。ADL5565は入力接続に応じて、6 dB、12 dB、15.5 dBのゲインで動作します。この回路では、フィルタ回路とトランスの挿入損失（およそ2.1 dB）を補償するために、ゲインを6 dBにしてあります。信号ゲインは全体で4.0 dBになります。このゲインがあることで、アンプからのノイズを最小限に抑えるのにも役立ちます。

AD6657Aは4ch IFレシーバであり、おのおののADCはデジタル部のノイズ・シェーピング再量子化器（Noise Shaping Requantizer; NSR）と内部で接続されています。このNSR回路により、ナイキスト周波数帯域内のより狭い周波数範囲で、S/N比を向上させることができます。

NSRブロックは、サンプリング・レートの22%、33%、36%の帯域幅に設定することができます。この回路ノートで取得したデータの場合、サンプリング・レートは184.32 MSPSで、以下のNSR設定値を用いました。

NSR回路の動作の詳細は、AD6657Aのデータシートをご覧ください。

アンチエイリアス・フィルタは、フィルタ設計プログラム（ここではAgilent ADS）で設計した、4次のバターワース・ローパス・フィルタです。バターワース・フィルタを選んだ理由は、応答性がフラットなためです。4次フィルタでは、ノイズ等価帯域幅比は1.03という係数になります。他のフィルタ設計プログラムは、Nuhertz TechnologiesやQuite Universal Circuit Simulator（Qucs）Simulationから入手できます。

最適な性能を実現するために、200 Ω以上の差動負荷をADL5565に接続します。また20 Ωの直列抵抗で、フィルタの容量成分をアンプ出力から分離します。負荷側のインピーダンスを考慮しても、正味の負荷インピーダンスは249 Ωになります。

ADC入力に直列に接続した15 Ωの抵抗により、フィルタとアンプに対し、ADC内部のスイッチングによる過渡変動の影響を与えないようにします。ADCと並列に接続された110 Ωの抵抗は、ADCの入力インピーダンスを低下させ、狙いどおりの性能を実現できるようにしています。

AD6657Aの差動入力インピーダンスは、2.2 pFと約2.4 kΩの並列接続になります。このようなスイッチド・キャパシタ入力ADCでは、インピーダンスの実数部と虚数部は入力周波数の関数になります。この解析方法については、アプリケーション・ノートAN-742をご覧ください。

4次のバターワース・フィルタは、信号源インピーダンス50 Ω、負荷インピーダンス209 Ω、3dB帯域幅190 MHzで設計しました。フィルタ・プログラムで生成した値を図2に示します。最終的に得られたフィルタの回路値を図3に示します。実際のフィルタ素子に選んだ値は、プログラムで作成した値に最も近い標準値です。フィルタの一番後段の並列容量ぶんとして、ADCの内部容量2.2 pFを使用しました。またADC入力に小容量の並列容量（1.5 pF）を並列に追加し、ADC入力サンプリング回路からのキックバック充電電流を低減させ、フィルタ性能も最適化しました。

この設計で分かるように、最高性能を得るためには、反復的プロセスが必要なこともあります。フィルタ・プログラムで得られる値は最終値にきわめて近いものでしたが、プリント基板には若干の寄生容量があるため、実際のフィルタの値はわずかに異なるものになりました。図3はフィルタの最終的な設計値です。

システム性能の測定結果を表1にまとめて示します。ここで3 dB帯域幅は210 MHzです。回路全体の挿入損失は約2 dBです。最終的なフィルタ回路の周波数特性を図4に、S/N比とSFDR性能を図5にそれぞれ示します。

表1. 回路の実測性能

Performance Specs @ 1.75 V p-p FS	Final Results (kΩ)
Cutoff Frequency (−1dB)	190 MHz
Cutoff Frequency (−3dB)	210 MHz
Passband Flatness (10MHz to 190MHz)	1 dB
SNRFS @ 140MHz	70.1 dBFS
SFDR @ 140MHz	80.9 dBc
H2 / H3 @ 140MHz	97.7 / 80.9 dBc
Overall Gain @ 10MHz	3.9dB
Input Drive @ 10MHz	4.9 dBm

フィルタとインターフェースの設計手順

フィルタとアンプ／ADC間のインターフェース設計をする場合の、基本的な方法を示します。最適な性能（帯域幅、SNR、SFDRなど）を実現するには、回路全体において、アンプやADCに起因するいくつかの設計上の制約があります。

この設計方法は、多くの高速ADCの入力インピーダンスが相対的に高いこと、また駆動源のインピーダンスが相対的に低いことを利用して、フィルタの挿入損失を最小限に抑える効果があります。

設計手順の詳細については、 CN-0227 回路ノートと CN-0238回路ノートをご覧ください。

回路の最適化技術とトレードオフ

この回路の中のパラメータは、相互に大きく依存しているため、主な仕様（帯域幅、帯域平坦性、S/N比、SFDR、ゲインなど）すべてに対して、回路を最適化することはほとんど不可能です。しかし応答帯域幅内で生じがちなピーキングは、R_AとR_KBを変更することにより最小限に抑えることができます。

ADC入力の直列抵抗（R_KB）は、ADC内の内部サンプリング・コンデンサからの残留チャージ・インジェクションにより生じる歪みを、最小限に抑えるような値に選定する必要があります。抵抗を大きくすると、ピーキングが小さくなる傾向があります。

しかしR_KBを大きくすると、信号の減衰量が大きくなるため、ADCの入力範囲条件を満たすために、アンプはより大振幅の信号を駆動しなければなりません。

通過帯域の平坦性を最適化するもう１つの方法は、フィルタの並列接続容量をわずかに変えることです。

ADCの入力終端抵抗（2_RTADC）は、ADC回路全体としての入力インピーダンスが、一般的に200～400 Ωになるように選択する必要があります。小さくするとADCの入力容量の影響が小さくなり、フィルタ回路が安定になりますが、回路の挿入損失が大きくなります。また大きくするとピーキングが小さくなります。

これらのトレードオフについて、バランスを取ることは多少難しい側面があります。この回路では、各々の設計パラメータは同じ重みづけとし、いろいろな回路設計要件によっても、代表的な性能が実現できるように値を選択してみました。回路設計要件によっては、要求されるシステム条件に応じて、SFDR、S/N比、または入力駆動レベルを最適化するために、違う値に変更してもかまいません。

SFDR性能は、2つのパラメータによって決定づけられます。これは図1に示すように、アンプとADCインターフェース部品の値です。表1と図5に示す、最終的に得られたSFDR性能は、フィルタ設計で使用したプリント基板の寄生容量と、現実的な（理想的ではない）部品に対応して、フィルタ設計を最適化したあとで得られたものです。

この設計で注意すべき、もう1つのトレードオフは、ADCのフルスケールです。この回路でのデータ測定では、ADC差動入力フルスケール電圧は1.75 V p-pに設定しました。これでSFDRを最適化することができます。入力フルスケール電圧を2.0 V p-pに変更すると、S/N比がわずかに改善されますが、SFDR性能に若干の悪影響が出ます。逆に入力フルスケール電圧を1.5 V p-pに下げると、SFDRはわずかに改善されますが、S/N比の性能に若干の悪影響が出ます。

なおアンプとアンプの終端抵抗、さらにADC入力との間の、同相電圧をブロックするために、この回路は0.1 μFコンデンサでAC結合しています。同相電圧の詳細については、AD6657Aのデータシートを参照してください。

受動部品とプリント基板の寄生容量についての留意点

このような高速回路の性能は、適切なプリント基板の設計に大きく依存します。これらは電源のバイパス、パターンのインピーダンス・コントロール・ライン（必要な場合）、部品配置、信号の配線、電源／グラウンド・プレーンの設計が考えられますが、これらに限定されるものではありません。高速のADCやアンプのプリント基板レイアウトに関する詳細は、MT-031 と MT-101 のチュートリアルを参照してください。

フィルタに使用する受動部品には、寄生容量の低い表面実装型のコンデンサ、インダクタ、抵抗を使用してください。インダクタは、ここではCoilcraft製0603CSシリーズから選択しました。フィルタの表面実装コンデンサは、安定性と精度を考慮して、5%、C0G、0402タイプを使用しました。

このシステムの詳細な文書については、CN-0259設計支援パッケージ（CN0259-DesignSupport）を参照してください。

バリエーション回路

もっと狭い帯域幅で、もっと低い消費電力が必要なアプリケーションには、差動アンプ ADL5562 を使用することができます。ADL5562の帯域幅は3.3 GHzです。より低い消費電力と帯域幅が必要な場合は、 ADA4950-1を使用することもできます。このデバイスの帯域幅は1 GHzで、消費電流はわずか10 mAです。

回路評価とテスト

回路評価は、回路ボード EVAL-CN0259-HSCZと、FPGAベースのデータ・キャプチャ・ボードHSC-ADC-EVALCZ を使用します。2つのボードには、短時間で回路の設定と性能評価が可能な、接続用高速コネクタがあります。EVAL-CN0259-HSCZボードには、このノートに記述されているように評価済み回路が含まれています。適切にADCを制御しデータを取り込むために、データ・キャプチャ・ボードHSC-ADC-EVALCZを、ビジュアル・アナログ評価ソフトウェアとSPIコントロール・ソフトウェアと共に使用します。EVAL-CN0259-HSCZボードの回路図、BOM、レイアウト・ファイルについては、CN0259 設計支援パッケージを参照してください。アプリケーション・ノート AN-835（和文Rev.0 / 最新版は英文をご覧ください）には、この回路ノートに記述されているテストを動作させる、ハードウェアとソフトウェアのセットアップ方法についての詳細が記載されています。

この回路に使用されている製品＆サンプル: