CN0238: アンチエイリアシング・フィルタ付き高性能、12ビット、500MSPS広帯域レシーバ

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回路の説明

回路集(PDF版), 04/2012 (pdf, 643 kB)
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回路の機能とその利点
  • 12-Bit、 500MSPS ワイドバンド・レシーバ
  • アンチエイリアシング(折返し誤差防止)・フィルタ
  • 低歪み差動ドライバ
  • アナログ入力140 MHz : 64dB SNR
  • アナログ入力が140 MHz : 70dB SFDR
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設計支援用データ
設計支援用データ
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デバイスドライバ
Software, such as C code and/or FPGA code, used to communicate with a component's digital interface.

回路の機能とその利点

図1に示した回路は超低ノイズ差動アンプ・ドライバ ADA4960-1と12ビット、500 MSPS、A/DコンバータAD9434 をベースにした広帯域レシーバ・フロントエンドです。

3次バターワ―ス・アンチエイリアシング(折返し誤差防止)・フィルタはアンプとA/Dコンバータ(ADC)の性能とインターフェースをベースに最適化されています。フィルタ回路、トランス、その他の抵抗性部品による全体の挿入損失はわずかに1.2 dBです。

回路全体の-1dB帯域幅は290 MHzです。アナログ入力が140 MHzの時、SNR と SFDRの実測値はそれぞれ64.1 dBFS と 70.4 dBcです。

図1. 12ビット、500 MSPS広帯域レシーバ・フロントエンド (簡略化された回路:全て接続は示されていません)

回路説明

回路はシングル・エンド入力信号を受信し、それを広帯域幅のトランスM/A-COM ECT1-1-13M 1:1を使用して差動に変換します。5 GHz差動アンプADA4960-1の差動入力インピーダンスは10 kΩです。ゲインは外部ゲイン設定抵抗RGを選択する事により0 dB ~ 18 dBの範囲で調整可能です。出力インピーダンスは150 Ω(差動)です。

ADA4960-1はAD9434の理想的なドライバで、ローパス・フィルタを通りADCへ入力するまで完全な差動構成になっているので、優れた高周波数コモン・モード除去が得られ、同時に2次歪積を最小限にする事ができます。ADA4960-1のゲインは外部ゲイン抵抗を変更する事により0 dB ~ 18 dBに設定できます。回路ではフィルタ回路(1.1 dB)とトランス(0.1 dB)の挿入損失を補償し、全体の信号ゲインが2.3 dBになるようにゲインを3.4dBに設定しました。約+5.4 dBmの入力信号はADC入力でフルスケール1.5 V p-pの差動信号になります。

アンチエイリアシング・フィルタは標準フィルタ設計プログラムで設計した3次バタワース・フィルタです。通過帯域が平坦な周波数特性であるバターワ―ス・フィルタを選択しました。3次フィルタは1.05 のACノイズ帯域比を生じますが、Nuhertz Technologies Filter Free (hwww.nuhertz/filter)Quite Universal Circuit Simulator (Qucs) Free Simulation (www.qucs.sourceforge.net)のようないくつかの無償のフィルタ・プログラムで設計する事ができます。

最良な性能を得るために、ADA4960-1の出力側は差動負荷100 Ωで構成する必要があります。直列抵抗5 Ωはフィルタ容量をアンプ出力からアイソレートします。ドライバ出力側に接続されるADCの入力インピーダンスと整合するために構成された2つの62Ω並列抵抗は、2つの5Ω直列抵抗と接続されることで、ドライバ出力側から見た負荷インピーダンスは101 Ωになります。

ADC入力に接続された直列の5 Ω抵抗は内部スイッチング・トランジェントをフィルタとアンプからアイソレートします。ADCと並列に接続した511 Ω抵抗はADCの入力インピーダンスを低減し、性能をより向上させます。

3次バターワ―ス・フィルタの設計は信号源インピーダンス70 Ω、負荷インピーダンス338 Ω、3 dB帯域幅360 MHzの条件で行いました。プログラムで計算した値を図2に示します。

図2. ZS = 70 Ω, ZL = 338 Ω, FC = 360 MHzの3次差動バターワ―ス・フィルタ回路 ZS = 70 Ω, ZL = 338 Ω, FC = 360 MHz

フィルタの受動部品に選んだ値はプログラムで作成した値に最も近い標準値です。

回路ではADCの内部容量1.3 pFを2番目のシャント容量(10.01 pF)の値から減算した値の8.71 pFになっています。図1に示すように、この容量は2つの18 pFコンデンサをグラウンドに接続する事により実現しています。この方法により同じフィルタ効果が得られると共に、ある程度のAC同相除去効果も得られます。

表1はシステムの実測性能の一覧です。ここで3 dB帯域幅は290 MHz、回路全体の挿入損失は約1.1 dBです。応答帯域幅を図3に、SNR とSFDRの特性を図4に示します。

table

図3. 通過帯域平坦性能 対 周波数
図4. SNR/SFDR性能 対 周波数

フィルタとインターフェースの設計手順

最適な性能(帯域幅、SNR, SFDR, etc.)を実現するには回路全般に施されなければならないいくつかのアンプやADCによる設計制約があります。

  1. アンプに接続される負荷は最適な性能を得るためにデータシートで推奨している正しい値を設定する必要があります。
  2. アンプとその負荷(回路ではフィルタとなっている)の間に正しい大きさの直列抵抗を接続する必要があります。この抵抗は通過帯域で望ましくないピーキングを防ぐ効果があります。
  3. ADCへの入力信号は外部並列抵抗によって低減されます。そしてADCをフィルタからアイソレートするために正しい直列抵抗を接続する必要があります。この直列抵抗はピーキングを小さくする効果があります。

図5で示す回路はほとんどの高速差動アンプ/ADCインターフェースに適合し、議論の基本として使用されるでしょう。この設計方法はほとんどの高速ADCの入力インピーダンスが相対的に高い事と駆動源(アンプ)のインピーダンスが相対的に低い事が有効に働きフィルタの挿入損失を最小限に抑える傾向になります。

図5. 一般的なローパス・フィルタ付き差動アンプ/ADCインターフェース

基本的な設計プロセスを次に示します:

  1. RTADCとRTADC and RADCの並列接続抵抗の値が200 Ω ~ 400 Ω.になるように外付けADC終端抵抗RTADCを選択する。
  2. 経験またはADCデータシートの推奨を基にRKBを選択する(標準的には5 Ω ~ 36 Ω)。
  3. 下記の式を使用してフィルタ負荷インピーダンスを計算する:
    ZAAFL = RTADC || (RADC + 2RKB)
  4. アンプの外付け直列抵抗Aを選ぶ。アンプの差動出力インピーダンスが100 Ω ~200 Ωの場合は RAを10 Ω以下にする。アンプの出力インピーダンスが12 Ωかそれ以下の場合はRAを5 Ω ~ 36 Ωにする。
  5. アンプから見た合計負荷(ZAL)が個別の差動アンプに適合するように下記の式を使って計算してRTAMPを選ぶ:
    ZAL = 2RA + (ZAAFL || 2RTAMP)
  6. フィルタのソース抵抗を計算する:
    ZAAFS = 2RTAMP || (ZO + 2RA)
  7. フィルタ設計プログラムまたは表を利用し、信号源インピーダンス(ZAAFS)、負荷インピーダンス(ZAAFL)、フィルタ・タイプ、帯域、次数等のパラメータを使ってフィルタを設計する。DC~fs/2の周波数帯が確実に平坦になるように周波数帯域幅を1/2サンプルイング・レートより約40%高くする。
  8. プログラムで求められた最終段のシャント・キャパシタの値からADCの内部容量(CADC)を減算する必要があります。プログラムから差動シャント・キャパシタの値CSHUNT2が得られます。最終 コモン・モード・シャント・キャパシタは
    CAAF2 = 2(CSHUNT2 – CADC)

    これらの仮の計算をした後、回路の次の項目に関して速やかにレビューを行う必要があります。

    1. CAAF2の値をCADCより数倍大きくするために、CAAF2の値を10 pF以上にする必要があります。これによりCADCの変動に対するフィルタの感度が最小限になります。
    2. フィルタが大部分のフィルタ表、フィルタ設計プログラムの制限内に入るようにZAAFL 対 ZAAFS比を約7以下にする必要があります。
    3. 寄生容量と部品のバラツキに対する感度を最小限にするためにCAAF2の値を5 pF以上にする必要があります。
    4. インダクタ(LAAF)は少なくても数nHの適切な値にする必要があります。

    フィルタ設計プログラムが複数のユニークなソリューション(得に高次フィルタの場合)を提供する場合があります。そのような場合、常に最も適切なセットの部品の値を採用するソリューションを選択してください。また、シャント・キャパシタとADC入力容量を組み合わせられるようにシャント・コンデンサが最終段となる回路構成を選んでください。

    回路の最適化技術とトレードオフ
    このインターフェース回路の中のパラメータはインタラクティブ(相互に作用する)です;従ってすべての主な仕様(帯域幅、帯域の平坦度、S/N比、SFDR、ゲインなど)について回路を最適化する事はほとんど不可能です。しかし応答帯域幅でしばしば生ずるピーキングはRA と RKBを変更する事により最小限にする事ができます。

    出力直列抵抗(RA)の値を大きくすると通過帯域のピーキングは減少します。しかしこの抵抗値を大きくすると信号が減衰するので、アンプはADCのフルスケール入力範囲を満足させるためにはより大きな信号を駆動しなければなりません。

    RAの値はSNR性能にも影響を及ぼします。RAの値を大きくすると(通過帯域のピーキングが減少する一方)、ADCフルスケールを駆動するにはより大きな信号レベルが必要となるのでSNRはわずかに増大する傾向になります。

    ADC入力のRKB直列抵抗はADC内の内部サンプリング容量からの残留チャージ・インジェクションによって生じる歪を最小限にするように選ぶ必要があります。この抵抗を大きくするとピーキングが小さくなります。

    しかしRKBを大きくすると信号減衰が大きくなるので、アンプはADCの入力範囲を満たすためにより大きな信号を駆動しなければなりません。

    通過帯域の平坦度を最適化するもう1つの方法はフィルタのシャント容量(CAAF2)をわずかに変更する事です。

    ADCの入力終端抵抗(RTADC)は通常のADC回路全体として の入力インピーダンスが200 Ω ~ 400 Ω.になるように選択する必要があります。RTADCを小さくするとADCの入力容量の影響が小さくなり、フィルタ回路が安定になりますが回路の挿入損失が大きくなります。また、RTADCの値を大きくするとピーキングが小さくなります。

    これらのトレードオフのバランスを取ることは多少難しい面があります。この回路では各々のパラメータは同じを重みになっています。従って選択された値は全設計特性のインターフェース性能の代表値となります。別の回路設計ではシステムの要求に応じ、SFDR, SNR又は入力駆動レベルを最適化するために異なる値が選ばれる可能性があります。

    この回路の信号は、アンプとその終端抵抗とADC入力の間のコモン・モード電圧を遮断するために0.1 µFコンデンサでAC結合されている事に注目してください。コモン・モード電圧に関する詳細についてはAD9434のデータシートを参照してください。

    受動部品とPCボードの寄生容量に関する考察
    この回路も含め、どのような高速回路の性能も適切なPCBレイアウトに大きく依存します。PCBレイアウトには電源バイパス、(必要に応じて)伝送線路のインピーダンス・コントロール、部品配置、信号配線、電源とグラウンド・プレーンが含まれます(しかし限定はされません)。高速のADCやアンプのPCBレイアウトに関する詳細は Tutorial MT-031Tutorial MT-101を参照してください。

    フィルタの受動部品には寄生容量の影響を減らすため表面実装型のコンデンサ、インダクタ、抵抗を使用する必要があります。インダクタはコイルクラフト社の 0603CSシリーズから選択しました。フィルタの表面実装型コンデンサは安定性と精度を考慮し5%, C0G, 0402タイプを使用しました。

    システムに関する資料についてはCN-0238設計サポート・パッケージ(www.analog.com/ CN0238-DesignSupport)を参照してください。

バリエーション回路

ドライバーにおいて、より狭い帯域幅、より高いスプリアス性能、より低消費電力を要求するアプリケーションには ADA4927-1/ ADA4927-2またはADA4938-1/ ADA4938-2ADA4938-2 を使用する事ができます。ADA4927-1は帯域幅が2.3 GHzで消費電流はわずか20 mAです。又ADA4938-1は帯域幅が1.0 GHzで消費電流は37 mAです。

ADCにおいて、より低い分解能のアプリケーションにはAD9434とピンコンパチブルの8ビット、500 MSPSの AD9484 is pin compatible with the AD9434があります。AD9484はアナログ入力周波数250 MHzでSNRが47dBFSです。

より低いサンプリングレートのアプリケーションにはAD9434とほぼ同じダイナミック性能でピンコンパチブル、12ビット、170 MSPS/ 210 MSPS/ 250 MSPSのAD9230ADCがあります。

デジタル・プリディストーション(DPD)監視を必要とするアプリケーションには12ビット、500 MSPSのAD6641も検討できます。この製品はワンチップ16k × 12ビットFIFOを内蔵しています。

回路評価とテスト

この回路は修正された回路ボードAD9434-500EBZとFPGAをベースにしたデータ取り込みボードHSC-ADC-EVALCZを使用します。2つのボードには、速やかな回路性能の設定と評価を可能にする接続用高速コネクタがあります。このノートに記述されているように修正されたAD9434-500EBZボードには評価対称の回路が含まれています。そして適切にADCを制御しデータを取り込むために、データ・キャプチャ・ボードHSC-ADC-EVALCZをビジュアル・アナログ評価ソフトウエアとSPIコントロール・ソフトウエアと共に使用します。AD9434-500EBZボードの回路、BOM、レイアウトについてはUser Guide UG-290を参照してください。CN-0238デザイン・サポート・パッケージの中の"readme.txt"ファイル(www.analog.com/CN0238-DesignSupport))に標準AD9434-500EBZボードの修正について記述されています。アプリケーション・ノートAN-835『高速A/Dコンバータ(ADC)のテストと評価について』にこの回路ノートに記述されているテストを動作させるハードウエアとソフトウエアのセットアップ方法についての完全な詳細が含まれています。

この回路に使用されている製品&サンプル:

製品 概要 サンプルが入手可能な製品
AD9434 A/Dコンバータ、12ビット、370MSPS/500MSPS、1.8V

To obtain samples of this part, please contact ADI

ADA4960-1 差動A/Dコンバータ用ドライバ、低歪み、超高速 ADA4960-1ACPZ-R7
沪ICP备09046653号
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