オーバーサンプリングADCとPGAの組み合わせで127dBのダイナミック・レンジを実現

   Colm Slattery&Mick McCarthy共著 (コメントは英語でお願いいたします


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  1. はじめに
  2. テクノロジー
  3. オーバーサンプリング逐次比較型ADCでダイナミック・レンジを改善
  4. PGA機能とオーバーサンプリングの組み合わせ
  5. デシメータ
  6. ゲインの設定
  7. システム全体の性能
  8. 結論

はじめに

電子機器業界分野では、広いダイナミック・レンジの信号計測がごく一般的に要求されますが、現在の技術では実際のシステム条件を満足させることができない場合が多々あります。重量計測システムでは、普通は最大フルスケール出力が1mV~2mVのロードセルのブリッジ・センサーを使用しています。このようなシステムでは100万倍の分解能が要求され、2mVの入力を基準にすると、高性能、低ノイズ、高ゲインのアンプとシグマ・デルタ(ΣΔ)モジュレータによるソリューションが必要です。また、医療用の化学分析や血液分析ではフォトダイオード・モニターがよく使用されていますが、この場合も微小電流を高精度で測定しなければなりません(図1を参照)。一般に低ノイズのトランスインピーダンス・アンプが使用されていますが、ゲインや後段処理に複数段の回路が必要です。

図1.ロードセルおよびフォトダイオード入力のアプリケーション

図1.ロードセルおよびフォトダイオード入力のアプリケーション

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実際のセンサーは一般に入力信号レンジのごく一部のデータし か使用しませんが、システムは通常計測状態、障害状態いずれ にも対処できるように設計しなければなりません。したがって、 広ダイナミック・レンジ、小信号入力でも高性能、急激な信号 変化に即座に反応することなどが重要な条件となります。振動 監視システムなどの一部のアプリケーションではAC信号情報 とDC信号情報の両方を扱うため、小信号と大信号を同時に正 確に監視する能力がますます重要になっています。

これらの要求に対応できるのは、低入力ノイズ、比較的高ゲイ ン、そして性能を損なわずに入力レベルの変化に応じてゲイン を動的に変更する能力があり、しかも広いダイナミック・レン ジを有する、柔軟なシグナル・コンディショニング・ブロック です。既存のΣΔ技術でも多くのアプリケーションに必要なダイ ナミック・レンジを提供できますが、引き換えにアップデート・ レートを犠牲にしなければなりません。この記事では、高速 の逐次比較型サンプリングA/Dコンバータ(ADC)とオート レンジPGA(プログラマブル・ゲイン・アンプ)のフロント エンドを組み合わせたもう一つの解決方法をご紹介します。ア ナログ入力値に基づいてゲインを自動的に変更し、オーバー サンプリングによってシステムのダイナミック・レンジを 126dB以上まで拡大することができます。

テクノロジー

ADCアプリケーションの場合、ダイナミック・レンジはRMS ノイズに対するフルスケールのRMS値の比になりますが、こ れはアナログ入力を短絡して測定します。一般に、この比はデ シベル値(dBV=20×log10電圧比)で表され、ADCの分解能 で対応できる信号振幅の範囲を指します。ダイナミック・レン ジが60dBのADCは1000:1の範囲で信号振幅に対する分解 能を有しています。NビットADCとすると、ダイナミック・ レンジ(DR)は次のように計算することができます。

DR=6.021N+1.763dB

AD7767などのΣΔ ADCは、ΣΔモジュレータとデジタル・ ポストプロセッサを組み合わせることで優れたダイナミック・ レンジを実現します。コンバータの後段のデジタル・フィルタ によって帯域外の量子化ノイズを除去しますが、そのかわり フィルタの入力部でfMCLKのデータレートを、デジタル出力部 でfMCLK/8、fMCLK/16、またはfMCLK/32に低減します(低減 値は、使用するデバイスのモデルによって異なります)。ダイ ナミック・レンジを増やすために、低ノイズPGAを追加し、 微小入力信号を増幅処理してフルスケール・レベルを拡張する ことができます。システムのノイズ・フロアの大部分はフロン トエンドPGAの入力ノイズによるものであり、これはゲイン の設定に左右されます。信号が大きすぎるとADCの入力範囲 を越え、信号が小さすぎるとコンバータの量子化ノイズによっ て信号が埋もれて失われてしまいます。システムのアップデー ト・レートが低くても良いアプリケーションでは、ΣΔ ADC がよく使用されます。

オーバーサンプリング逐次比較型ADCでダイナミック・レンジを改善

逐次比較型ADCでダイナミック・レンジを拡大する一つの方 法として、オーバーサンプリングを利用することができます。 ナイキスト周波数よりかなり高いレートで入力信号をサンプ リングする方法です。一般に、サンプリング周波数が2倍にな るとノイズ性能が約3dB改善されます(図2)。オーバーサンプ リング後の処理は、ポストプロセッシング技術を用いてデジタ ルで実現できます。AD7606などのADCではオーバーサンプ リング・レートをプログラム設定できるため、エンドユーザが 適切なオーバーサンプリング比を選ぶことができます。

図2. オーバーサンプリングによるノイズの低減

図2. オーバーサンプリングによるノイズの低減

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PGA機能とオーバーサンプリングの組み合わせ

最大のダイナミック・レンジを実現するには、フロントエンド にPGA段を追加し、すべての微小信号入力の実効信号対ノイ ズ比(S/N比)を高めることで可能になります。仮にシステム のダイナミック・レンジ条件が126dBを上回るとしましょう。 まず、このダイナミック・レンジを保証できる最小RMSノイ ズを計算します。たとえば、3V入力レンジ(6Vp-p)ではフル スケールRMS値が2.12V(6/2√ 2 )となります。許容可能なシ ステムの最大ノイズは次のように計算します。

126dB=20log (2.12V/rms noise)

したがって、RMSノイズ=約1μVrms

今度はシステムのアップデート・レートについて考えてみま しょう。アップデート・レートによって、システムで許容でき るオーバーサンプリング比と入力換算(RTI)の最大ノイズ量 とが決まります。たとえば、16ビット、2.5MSPS PulSAR® ADCのAD7985の場合、サンプリング速度を600kSPS (11mWの消費電力)、オーバーサンプリング比を72とすると、 入力信号は約4kHz の帯域幅に制限されます。総RMSノイズ はノイズ密度(ND)に帯域周波数fのルート(√ f )を掛けた 値なので、許容可能な最大入力スペクトル・ノイズ密度(ND) は次のように計算することができます。

1μVrms=ND×√ 4 kHz

すなわち、ND=15.5nV/√Hz

入力換算(RTI)システム・ノイズの性能指数から、十分なア ナログ・フロントエンド・ゲイン(オーバーサンプリング機能 を備えたADCのS/N比に加算)を設定でき、必要な126dB を実現できる適切な計装アンプを選択することができます。 AD7985の場合、代表的なS/N比は89dBであり、72倍の オーバーサンプリングでさらに約18dB改善されます(72は約 26であり、2倍するごとに3dBの増加)。126dBのダイナミッ ク・レンジを実現するにはまだ20dB以上高める必要がありま すが、これはアナログPGA段のゲインによって実現します。計 装アンプはゲイン20以上を確保する(あるいは、ノイズ密度 が15.5nV/√Hzの規定値を超えない値にする)必要があります。 このようなアンプとしては、10MHz、20V/μs、G=1、10、 100、1000のiCMOS®プログラマブル・ゲイン計装アンプ AD8253などが考えられます。AD8253には、図3に示すよう にゲイン100で必要な帯域幅を実現でき、10nV/√Hzの低入力 ノイズ特性を有する入力段があります。

図3. 計装アンプAD8253:ブロック図とノイズ・スペクトル密度

図3. 計装アンプAD8253:ブロック図とノイズ・スペクトル密度

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フロントエンドPGAゲインとADCオーバーサンプリングを 実現するシステム・レベルのソリューションを図4に示します。 AD8021は、AD7985を駆動できる低ノイズ(2.1nV/√Hz) の高速OPアンプです。AD8253の出力に対してオフセット機 能と減衰機能を追加します。AD8253とAD8021には外部の 同相電圧設定用バイアス電圧が接続され、これらの電圧が信号 に加算されてADC入力の同相電圧を維持します。

図4. 低ノイズの広帯域アナログ・フロントエンド

図4. 低ノイズの広帯域アナログ・フロントエンド

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システム全体に要求される入力換算(RTI)ノイズ・バジェッ トは15nV/√Hz(max)であるため、各ブロックの主要ノイ ズ源を計算して15nV/√Hz のハードリミットを上回らないよ うにすることが賢明です。AD8021の入力換算ノイズの仕様 は<3nV/√Hz であり、ゲイン100のAD8253の入力段を基 準にすると無視できる程度の大きさです。AD7985のS/N比 の仕様は89dBで、4.5Vの外部リファレンスを使用すると、 45μVrms 未満のノイズ性能になります。ADCのナイキス ト帯域幅が300kHz だとすると、その帯域幅で約83nV/√Hz のノイズが加算されます。AD7985の入力を基準にすると、 1nV/√Hz 未満のノイズレベルは2乗和平方根の計算(RSS) で入力換算ノイズ源の合計を求めるシステムでは、無視でき る値とみなせます。

AD8253を使用する利点はほかにもあります。デジタル・ゲ イン制御機能を備えているため、入力の変化に応じてシステム・ ゲインを動的に変更できることです。これは、システムのデジ タル信号処理機能によってインテリジェントに実行できます。

このアプリケーションにおけるデジタル処理の主な役割は、 AD7985による16ビット変換結果をもとに、より高分解能な 出力を得ることです。このために、入力振幅に応じて、データ のデシメーション(間引き)とアナログ入力ゲインの自動切替 えを行います。このオーバーサンプリングによって出力データ レートはADCのサンプルレートより遅くなりますが、ダイナ ミック・レンジは大幅に増大します。

このアプリケーションのデジタル側をプロトタイプ化するた めに、フィールド・プログラマブル・ゲート・アレイ(FPGA) をデジタル制御コアとして使用しました。また、システムを迅 速にデバッグするために、アナログ回路とFPGAを一枚のボー ドに構成しました(図5を参照)。システム・デモンストレー ション・プラットフォーム(SDP)のコネクタ標準を採用し ているため、PCへのUSB接続が簡単にできます。SDPは他 用途に再利用可能なハードウェアとソフトウェアを組み合わ せたものですが、これによって一般的に使用されている部品 インターフェースを使用してハードウェアの制御やデータ取 得を簡単に行うことができます。

図5. FPGA、SDP、PCで構成されるシステムにアナログ・フロントエンド(AFE)を使用

図5. FPGA、SDP、PCで構成されるシステムにアナログ・フロントエンド(AFE)を使用

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基本的な制御フローは以下のようになります。

  • パワーアップ後に、ゼロ調整を実行します。AD8253の 差動アナログ入力をグラウンドに短絡し、各ゲイン設定で AD7985の変換を実行します。ADCのデジタル出力値は、 後で使用できるようにメモリーに保存します。
  • 校正の後に、FPGAはあらかじめ決められたレート(この 場合は、約600kSPS)で変換開始信号をAD7985に周期的 に加えます。FPGAはADCの変換結果をすべて読み出し、 デシメーション・ブロックとゲイン・ブロックの両方に送り ます。
  • ゲイン・ブロックは現在のADC変換結果、前のADC変換 結果、それに現在のゲイン設定に基づいて次のADC変換に 最も適したゲイン設定を決定します(このプロセスの詳細 は後の記述を参照)。
  • デシメーション・ブロックは各ADCサンプル値、当該サン プルに対する現在のPGAゲイン設定、更には先の処理で保 存した校正値を取り込みます。72個のADCサンプルを受 信した後の23ビットの出力結果は72サンプルの平均値で す。オフセットとゲインも考慮されています。
  • 23ビットの結果は2の補数コードに変換され、Blackfinの シリアル・ポート(SPORT)の互換フォーマットでFPGA から受け取り、SDP-Bが取得します。このプロセスを72個 のADCサンプルごとに新しいワードで繰り返し実行しま す。
FPGAに実装される2つの主要モジュールはデシメータとゲ イン・カリキュレータです。以下、それぞれのブロックについ て詳しく説明します。

デシメータ

このブロックには、連続したデータ処理手順を管理する内部ス テート・マシンがあります。

AD7985の各サンプルは、同じスケールで正規化されます。た とえば、4.5Vのリファレンスを使用するAD7985は、4mV の入力の時G=1でコード(4mV/4.5V×65535)=58を生成 します。G=100では、入力電圧を400mVとして出力コード 5825を生成します。アナログ・フロントエンド(AFE)のゲ インが1のときに取得したADCサンプルは、AFEのゲインが 100のときのスケーリングの影響を防ぐためにそのサンプル値 を100倍する必要があります。この方法により、AFEのゲイン 設定に関係なく、これらのサンプルの平均化とデシメーション が正しく行われます。

デシメータの機能ができれば、アナログ入力の初期テストを行 うことができます。

入力を短絡すれば、高ゲインDCモードでシステムをテストで きます(図6を参照)。

図6. 入力を短絡させて高ゲインDCモードでシステムの
ノイズ・テストを実行

図6. 入力を短絡させて高ゲインDCモードでシステムの ノイズ・テストを実行

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テストの結果、6ビットp-pノイズと0.84LSB@16ビット =0.654μVrms の優れたRMSノイズ特性が得られました。 2.12Vrms のフルスケール・レンジでは、ダイナミック・レン ジを次の式で求めることができます。

DR=20log10(FS/rms noise)=~130dB

このように、このシステムはノイズに関するダイナミック・レン ジの目標値を容易に達成することができます。50mVp-pの ACアナログ入力でテストしたときは、周波数領域に大きな歪 みが現れました(図7を参照)。この特異な入力振幅の応答から システム特性のワーストケースの条件がわかります。すなわち、 AC入力振幅がゲイン=100のモードで処理されるレンジをわ ずかに上回り、システムが2つのモード間で定期的に切り替わ る場合です。このレンジの切替えの影響は、下記に示すように ゲイン・スレッショールドの選択によってはさらに悪化するか もしれません。算出された出力コードが各レンジのオフセット 間の差の分跳ね上がるため、各ゲイン・モードのオフセット間 のミスマッチは全高調波歪みとして現れます。

図7. 校正なしのワーストケース入力振幅

図7. 校正なしのワーストケース入力振幅

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しかし各ゲイン・レンジのゼロ・オフセットを校正で補正する だけで、信号の歪みを大幅に軽減することができます。実際、 校正するだけで高調波を約50dB低減することができます(図 8)。ワースト時の入力トーンの場合でも、高調波は対フルスケー ル・レベルの-110dBにまで低減します。

図8. 校正した場合のワーストケース入力振幅

図8. 校正した場合のワーストケース入力振幅

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校正したオフセットは正規化サンプルから除去されます。しかし 校正は2つのゲイン設定の両方で実行するため、ADCのサンプ ル取得時の設定ゲインによって補正されるオフセット・レベル は異なります。

正規化されてオフセット補正されたサンプルは、アキュムレー タのレジスタに加算されます。レジスタはパワーアップ時と 72 個のサンプル受信後にリセットされます。72 個のサンプ ルを受信し、アキュムレータに加算が終わると、その合計が デバイダに送られます。デバイダはアキュムレータ内の値を 72 で割って、23 ビットの平均化されたデータを出力します。 この時に出力フラグが設定され、割算が終了して新しい結果 を出す準備ができたことを通知します。

ゲインの設定

このモジュールは、現在のゲイン設定、ADCの2つの生サンプ ル・データ、いくつかのハードコーディングされたスレッショー ルドに基づいて新しいゲイン設定を出力します。システムでは 4つのスレッショールドを使用しています。システムのアナログ 入力レンジを最大化してG=100モードで信号レンジをできる だけ広い範囲で使用できるようにすると同時に、ADC入力の オーバーレンジを防ぐには、3つのスレッショールドの選択が 非常に重要です。このゲイン・ブロックは正規化されたデータ ではなく、ADCの生データの各結果に基づいて動作しますの で注意してください。この点を考慮に入れたうえで、このよう なシステム(ミッドスケールがゼロのバイポーラ・システムを 想定)で使用できるスレッショールドの例を示します。

    T1(正の下限スレッショールド):+162 (ミッドスケールより162コード大きい)
    T2(負の下限スレッショールド):-162 (ミッドスケールより162コード小さい)
    T3(正の上限スレッショールド):+32,507 (正のフルスケールより260コード小さい)
    T4(負の上限スレッショールド):-32,508 (負のフルスケールより260コード大きい)

G=1のモードでは、内部限界値のT1とT2を使用します。 実際のADC変換結果がT1からT2までの範囲内にあれば、 G=100のモードに切り替わります。これによって、ADCが受 信するアナログ入力電圧は可能な限り短時間で増幅・最大値化 します。

G=100のモードでは、外部限界値のT3とT4を使用します。 ADCの変換結果がT3を上回るかT4を下回ると予想される場 合は、ADC入力のオーバーレンジを防ぐためにG=1のモード に切り替わります(図9を参照)。

図9. ADC入力がスレッショールドを越えると予想されるときは
アンプ入力からコンバータ入力までのゲインが1/100低減
します。(青い線:アンプ入力、赤い線:コンバータ入力)

図9. ADC入力がスレッショールドを越えると予想されるときは アンプ入力からコンバータ入力までのゲインが1/100低減 します。
(青い線:アンプ入力、赤い線:コンバータ入力)

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G=100のモードのとき、アルゴリズム(初歩的な線形予測法を 使用)により、次のADC変換サンプルが外部限界値を越えて +32,510以上のADC変換結果になると予想される場合、ゲイ ンはG=1モードに切り替えられ、次のADC結果は+32,510 ではなく+325となります。

このようなシステムでは、チャタリング(スレッショールド 近辺の急激なゲイン切替えの繰り返し)を防止するために、正 しいスレッショールド限界値を判断するときのヒステリシス (100→1と1→100の切替えレベルの分離)が重要になりま す。この例で使用した実際の限界値の計算では、大きなヒステ リシスを組み込みました。システムが高ゲイン(G=100)モー ドから低ゲイン(G=1)モードに切り替わる場合、システムの アナログ入力電圧がほぼ50%低減しないと高ゲイン・モード に戻ることができません。

システム全体の性能

ゲインおよびデシメーション・アルゴリズムの最適化が終わっ たら、システム全体をテストすることができます。図10に、 1kHz の-0.5dBFS大信号入力トーンに対するシステム応答 を示します。PGAのゲインを100とすると、実現されるダイ ナミック・レンジは127dBとなります。

図10. 1kHzの大信号への応答

図10. 1kHzの大信号への応答

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同様に、-46.5dBFSで70Hzの入力トーンの小信号入力につ いてテストすると(図11)、最大129dBのダイナミック・レン ジを実現しています。この測定中にはゲイン・レンジのアクティ ブな切替えが行われないため、小さい入力トーンでの性能の改 善が期待できます。

図11. 70Hzの小信号への応答

図11. 70Hzの小信号への応答

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結論

システムの性能は、ゲインを動的(ダイナミック)に切り替え る小信号と大信号の両方に対応する変換能力に依存します。ΣΔ 技術は優れたダイナミック・レンジを提供し、SARベースのソ リューションは入力信号に基づいてフロントエンド・ゲインを 動的に変更する方法を用い、システムの性能面で妥協する必要 はありません。このソリューションでは、小信号と大信号のAC 信号入力とDC信号入力をリアルタイムで測定でき、システム のセトリング時間を待つ必要はなく、ゲイン変更の遅れによっ て大きなグリッチが発生することもありません。

このシステムにとって最も重要なのは、ADCオーバーサンプ リング技術と予測方式のゲイン設定アルゴリズムです。ゲイン 設定アルゴリズムでは、入力信号のスルーレートをどのように 扱うかが重要です。入力スルーレートが高い場合は、ADCの信 号入力範囲を越えようとする信号に短時間で反応できるように ゲイン設定を高速でカスタマイズしなければなりません。その ためには、使用するスレッショールドを狭くするか、あるいは この例に示すように2個のみのサンプルだけではなく、もっと 多くのサンプルを使って入力信号をより複合的に予測分析する 必要があります。逆に入力スルーレートが非常に低いシステム の場合は、スレッショールドを広げてADC入力範囲を越えず に高ゲイン・モードを利用できるようにします。

この記事でご紹介したADCはAD7985でしたが、使用した方 法はアナログ・デバイセズ社のほかの高速コンバータにも適用 できます。サンプリング・レートがもっと速いADCを使えば、 入力帯域幅や出力データレートを上げる代わりにオーバーサン プリング・レートを上げてダイナミック・レンジを広げること もできます。

G=1やG=100の代わりに可変ゲイン・アンプAD8253によっ て得られるゲイン・レンジを利用すれば、ゲイン変更の影響を さらに小さくすることができます。現在の例では、ゲインを切 り替えると小さな歪みが生じます。しかし、校正ポイントを追 加して3ステップのゲインに対しG=10のレンジを使用すれば、 システムのTHD仕様はさらに優れたものになるでしょう。

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